Salve, ho studiato sulla dispensa proposta in questo post, ma non riesco ancora a fare gli esercizi di Reti Logiche. Posso inviarvene uno, per e-mail, per chiederVi aiuto? Grazie.
Ciao Luigi, innanzitutto ti ringrazio per la tua disponibilità :) Purtroppo ho ancora difficoltà a risolvere gli esercizi di Reti Logiche. Ad esempio, potresti svolgere questi esercizi per avere un'idea dei passaggi che devo fare? Un sistema logico ha un ingresso X sincrono con un segnale di clock CLK, una uscita Z, e un ingresso asincrono RESET. L’ ingresso X riceve un flusso seriale di bit in sincronismo col segnale di clock CLK. L’uscita Z è alta se gli ultimi quattro bit ricevuti sono “0101” e se non è stata ancora ricevuta la stringa di terminazione “0111”. Il segnale RESET (attivo alto) deve forzare l’uscita Z a livello logico basso e cancellare memoria dei bit ricevuti in precedenza. Si progetti il sistema logico sequenziale utilizzando una struttura a macchina di Moore, e in particolare: 1) si determini un diagramma a stati ottimizzato 2) si effettui, giustificandola, una codifica degli stati 3) si implementi la logica combinatoriale, in modo ottimizzato, utilizzando porte logiche elementari 4) si implementino i registri di stato utilizzando flip-flop di tipo D positive edge-triggered provvisti di PRESET e CLEAR asincroni e attivi bassi 5) assumendo • per i flip-flop un ritardo di propagazione, un tempo di setup, e un tempo di hold pari a Dt • un tempo di ritardo nullo per la logica combinatoriale • un periodo di clock pari a 4Dt • il clock con il fronte di salita al tempo t=0 • RESET alto per t≤0 e basso per t>0 • in ingresso la stringa di bit “010101” sincroni con CLK, con il primo bit sincronizzato col primo evento di clock valido (tempo di ritardo rispetto all’avento di clock pari a Dt) si rappresenti l’evoluzione temporale dei bit di stato e dell’uscita Z nell’intervallo temporale -4Dt≤t≤28Dt.
Salve, ho studiato sulla dispensa proposta in questo post, ma non riesco ancora a fare gli esercizi di Reti Logiche. Posso inviarvene uno, per e-mail, per chiederVi aiuto? Grazie.
RispondiEliminachiedi pure qui qual è il tuo dubbio/ problema
RispondiEliminaCiao Luigi, dopo molti mesi sono ancora sugli esercizi di Reti Logiche. Potresti darmi una mano? Grazie in anticipo.
EliminaP.S. Quali modalità preferisci?
Ciao Luigi, innanzitutto ti ringrazio per la tua disponibilità :) Purtroppo ho ancora difficoltà a risolvere gli esercizi di Reti Logiche. Ad esempio, potresti svolgere questi esercizi per avere un'idea dei passaggi che devo fare?
RispondiEliminaUn sistema logico ha un ingresso X sincrono con un segnale di clock CLK, una uscita Z, e un
ingresso asincrono RESET. L’ ingresso X riceve un flusso seriale di bit in sincronismo col segnale
di clock CLK. L’uscita Z è alta se gli ultimi quattro bit ricevuti sono “0101” e se non è stata ancora
ricevuta la stringa di terminazione “0111”. Il segnale RESET (attivo alto) deve forzare l’uscita Z a
livello logico basso e cancellare memoria dei bit ricevuti in precedenza.
Si progetti il sistema logico sequenziale utilizzando una struttura a macchina di Moore, e in
particolare:
1) si determini un diagramma a stati ottimizzato
2) si effettui, giustificandola, una codifica degli stati
3) si implementi la logica combinatoriale, in modo ottimizzato, utilizzando porte logiche
elementari
4) si implementino i registri di stato utilizzando flip-flop di tipo D positive edge-triggered provvisti
di PRESET e CLEAR asincroni e attivi bassi
5) assumendo
• per i flip-flop un ritardo di propagazione, un tempo di setup, e un tempo di hold pari a Dt
• un tempo di ritardo nullo per la logica combinatoriale
• un periodo di clock pari a 4Dt
• il clock con il fronte di salita al tempo t=0
• RESET alto per t≤0 e basso per t>0
• in ingresso la stringa di bit “010101” sincroni con CLK, con il primo bit sincronizzato col
primo evento di clock valido (tempo di ritardo rispetto all’avento di clock pari a Dt)
si rappresenti l’evoluzione temporale dei bit di stato e dell’uscita Z nell’intervallo temporale
-4Dt≤t≤28Dt.
Grazie per la pazienza :)